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[电磁组] 关于超频的问题!!

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发表于 2014-2-5 10:54:55 | 显示全部楼层 |阅读模式
PLL、内核和bus这三者什么关系啊?

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发表于 2014-2-5 13:37:08 | 显示全部楼层
PLL 给 内核 和 bus 分频,也给 UART0和一些模块提供时钟源。
内核 频率是 CPU 频率,决定运算速度。
bus 频率 提供 gpio 等其他模块 频率,bus频率 跟 flash 频率 在kl系列里是一样的,所以也 影响flash的读写速度。
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发表于 2014-2-5 13:49:07 | 显示全部楼层
core频率快,那么CPU执行指令就快
flash频率快,那么CPU取指令就快
bus频率快,那么外围模块工作就快
pll是分频给其他时钟和给其他模块时钟源的
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 楼主| 发表于 2014-2-5 15:02:36 | 显示全部楼层
山外メ雲ジ 发表于 2014-2-5 13:37
PLL 给 内核 和 bus 分频,也给 UART0和一些模块提供时钟源。
内核 频率是 CPU 频率,决定运算速度。
bus ...

在可达到的范围内,数据都可以随便给么?比如PLL75、内核64和bus33?
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 楼主| 发表于 2014-2-5 15:03:08 | 显示全部楼层
房宜楠 发表于 2014-2-5 13:49
core频率快,那么CPU执行指令就快
flash频率快,那么CPU取指令就快
bus频率快,那么外围模块工作就快

在可达到的范围内,数据都可以随便给么?比如PLL75、内核64和bus33?
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发表于 2014-2-5 15:04:46 | 显示全部楼层
BMN李 发表于 2014-2-5 15:02
在可达到的范围内,数据都可以随便给么?比如PLL75、内核64和bus33?

分频,都是有个分频因子进行整数分频的,例如 pll是 110M ,那么内核就只能是 110、55等这样整除。
我们的代码里是配置最大值,自动计算符合这个最大值的频率
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